Convertion bit_vector en integer (VHDL)

[invite67ee8e47]

Bonjour,

j'ai mis les librairies :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

REGaddress(conv_integer(curren tADDreg))(0) <= ST2inDATA;

Le compilateur ne connaît pas conv_integer?

currentADDreg est du type signal std_logic.

type regADDRtype is array (2 downto 0) of std_logic_vector(7 downto 0);
type DOUBLEregADDRtype is array (1 downto 0) of regADDRtype;
signal REGaddress: DOUBLEregADDRtype;

ST2inDATA : in std_logic_vector(7 downto 0);

Cordialement,

DELALIN Ambroise.
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[jiherve]

Bonjour,

j'ai mis les librairies :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

REGaddress(conv_integer(curren tADDreg))(0) <= ST2inDATA;

Le compilateur ne connaît pas conv_integer?

currentADDreg est du type signal std_logic.

type regADDRtype is array (2 downto 0) of std_logic_vector(7 downto 0);
type DOUBLEregADDRtype is array (1 downto 0) of regADDRtype;
signal REGaddress: DOUBLEregADDRtype;

ST2inDATA : in std_logic_vector(7 downto 0);

Cordialement,

la conversion vers un un integer n'est possible qu'à partir d'un std_logic_vector et s’écrit par exemple
to_integer(unsigned (REGaddress(0)(0))) ou to_integer(signed (REGaddress(0)(0)))
currentADDreg est un std_logic il faut donc le transformer en un std_logic_vector(0 downto 0);
JR