Convertion bit_vector en integer (VHDL)

[invite67ee8e47]

Bonjour,

REGaddress(conv_integer(currentADDreg))(0) <= ST2inDATA;

J'ai inclus les librairies :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

currentADDreg est du type std_logic

Y a-t-il une autre conversion que celle-ci, car elle ne marche pas.
Pour info, ça me paraît bizarre comme instruction, car currentADDreg étant du type std_logic, comment peut-on le convertir en interger? A moins que l'entier ne prenne que 0 ou 1, car 2^1=2 valeurs possibles.
C'est un code que j'ai tiré sur internet.


Cordialement,
DELALIN Ambroise.
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[micka_ch]

Bonjour,

Tu dois pouvoir faire TO_INTEGER(TO_SINGED(currentAD Dreg)).

Salutations

[jiherve]

Bonsoir

Bonjour,

Tu dois pouvoir faire TO_INTEGER(TO_SINGED(currentAD Dreg)).

Salutations

non to_signed convertit un integer en signé et la syntaxe c'est to_signed("integer", taille du signé).
JR

[invite67ee8e47]

Bonjour,

c'est donc :

REGaddress(to_signed("currentA DDreg",1))(0) <= ST2inDATA; ?

Parce ça ne compile toujours pas !

** Error: C:/Documents and Settings/a.delalin/Bureau/LIBERO/test_flash/hdl/st2FSM.vhd(260): No feasible entries for subprogram "to_signed".

Cordialement,

DELALIN Ambroise.

[A voir en vidéo sur Futura]

[invite67ee8e47]

Pour info je suis bloqué depuis un moment,
et ça devient assez lourd...
Juste pour une conversion c'est assez frustrant!

[jiherve]

Bonsoir
Il me semble avoir répondu sur un fil connexe!
JR

[invite67ee8e47]

Bonjour,

je n'y arrive pas.

Serait-ce :

- to_signed(REGaddress,1) ?

Et je voudrais aussi connaître la différence qu'il y a entre: to_stdlogicvector ou std_logic_vector lors de conversion.
Pourquoi mettre un to_ et des fois non?

Cordialement.

[invite67ee8e47]

Bonjour,

j'ai donc fais:

REGaddress(to_integer(unsigned (currentADDreg))(0) <= ST2inDATA;

Lors de la compilation:

** Error: C:/Documents and Settings/a.delalin/Bureau/LIBERO/test_flash/hdl/st2FSM.vhd(260): Illegal type conversion from ieee.std_logic_1164.std_logic to ieee.numeric_std.unsigned (non-numeric to array).

Avec:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

et:

type regADDRtype is array (2 downto 0) of std_logic_vector(7 downto 0);
type DOUBLEregADDRtype is array (1 downto 0) of regADDRtype;
signal REGaddress: DOUBLEregADDRtype;
signal currentADDreg : std_logic;

Ci-joint le code.
Les erreurs sont à la lignes 260, 262, 264.

Cordialement....

Delalin Ambroise

[jiherve]

Bonsoir,
currentADDreg est de type std_logic cela ne fonctionnera pas.
declares currentADDreg : std_logic_vector(0 downto 0) et ecris pour le second index valant 0
REGaddress(to_integer(unsigned (currentADDreg(0))))(0) <= ST2inDATA;
si currentADDreg(0) = '0' alors REGaddress(0)(0) vaudra ST2inDATA
JR

[jiherve]

bonsoir,
j'ai corrigé le code cela compile maintenant,quelle galère!
JR

[jiherve]

added
en fait le currentADDreg (0 dowto 0) n'est pas nécessaire dans les conversions vers un entier currentADDreg suffit mais j'en avait marre.
il faudra indenter je t'en laisse le soin.
Ce code est étrange car conv_integer est dans std_logic_arith mais la déclaration de la librairie crée un overloading sur d'autre objets.
Apres modifications cela compile avec modelsim , est ce fonctionnel, çà c'est une autre histoire.
bon courage.
JR

[invite67ee8e47]

Bonjour,

merci de m'avoir accordé votre temps pour moi.
En plus de cela, j'ai bien compris votre démarche ^^

Cordialement,
DELALIN Ambroise.