Décalage d'un registre de 2^i

[electron22]

Bonjour,
j'aimerais effectuer un décalage d'un registre de 2^i en un cycle d'horloge, j'ai essayé de créer un signal de n à I bits, puis le concaténer avec un signal de I à n bits, j'ai un problème de syntaxe, merci de m'aider, voici mon code :

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all;

entity div_2i is
	generic(N_Bits : INTEGER := 32); 
	port(A : in UNSIGNED((N_Bits - 1) downto 0);
		  I : in UNSIGNED((N_Bits - 1) downto 0);
		  S : out UNSIGNED((N_Bits - 1) downto 0));
end div_2i;

architecture arch_div_2i of div_2i is
signal S1 : UNSIGNED((N_Bits - 1) downto 0);
begin
		S <= (I downto 0, '0') & S1(N_Bits downto I);
end arch_div_2i;

-----

[jiherve]

Bonsoir,
Que veux tu faire?
décaler de i positions (avec 32 bits il y a 32 possibilités) ou de 2^i ( là c'est 4giga au max ce qui n'est pas raisonnable)?
JR

[electron22]

En fait j'ai une équation à calculer dans une boucle : X= X + Y/(2^i)
j'aimerais effectuer cette division Y/(2^i), mais il y a un souci de syntaxe puisque je n'ai pas l'habitude d'utiliser le langage VHDL...

[jiherve]

Re
donc si Y est de la forme std_logic_vector((N_Bits - 1) downto 0) alors Y/2^i = (sgn((N_Bits - 1) downto (N_Bits - 1-i) & Y((N_Bits - 2) downto i);
avec sgn(c'est pour l'extension de signe) : std_logic_vector((N_Bits - 1) downto 0) := (others => Y((N_Bits - 1));
JR

[A voir en vidéo sur Futura]

[electron22]

Je vous remercie, mais je n'ai pas compris la syntaxe, pourriez vous me donner un exemple plus détaillé,
De plus je n'arrive pas à compiler le code chez moi car il y a un problème de conversion de variable...
Je ne sais pas quand on utilise unsigned et quand on utilise des std_logic_vector, il y a souvent des soucis de conversion et de beug lors e l'utilisation des bibliothèques de ces types de variables..

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all;

entity div_2i is
	generic(N_Bits : INTEGER := 32); 
	port(A : in std_logic_vector((N_Bits - 1) downto 0);
		  I : in unsigned((N_Bits - 1) downto 0);
		  S : out std_logic_vector((N_Bits - 1) downto 0));
end div_2i;

architecture arch_div_2i of div_2i is
signal sgn : std_logic_vector((N_Bits - 1) downto 0) := (others => A((N_Bits - 1)));
begin
S<= sgn((N_Bits - 1) downto (N_Bits - 1-i)) & A((N_Bits - 2) downto i);
end arch_div_2i;

[vincent66]

Bonsoir,
Pour ceci il y a le "barrell shifter" présent dans tout bon dsp...

[electron22]

Bonjour, merci, je programme un FPGA en VHDL, je ne sais pas s'il y en a aussi..

[jiherve]

Bonsoir,

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all;

entity div_2i is
	generic(N_Bits : INTEGER := 32); 
	port(A : in std_logic_vector((N_Bits - 1) downto 0);
		  I : in integer;
		  S : out std_logic_vector((N_Bits - 1) downto 0));
end div_2i;

architecture arch_div_2i of div_2i is
signal sgn : std_logic_vector((N_Bits - 1) downto 0) := (others => A((N_Bits - 1)));
begin
S<= sgn((N_Bits - 1) downto (N_Bits - 1-i)) & A((N_Bits - 2) downto i);
end arch_div_2i;

çà cela compile!
JR