Syntaxe VHDL : sortie rebouclée en entrée
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Syntaxe VHDL : sortie rebouclée en entrée



  1. #1
    invite0155ce91

    Syntaxe VHDL : sortie rebouclée en entrée


    ------

    Bonjour,

    Je programme en ce moment sur la carte de développement d'un FPGA, la DE0 nano via quartus. J'ai une question concernant la manière de procéder pour reboucler une sortie à une entrée.

    J'explique : j'ai deux fonctions l'une qui fait office de ADC et donc (en gros, qui récupère une valeur de potar) et une autre qui exploite cette valeur.

    J'ai un "main" ou je rassemble ces deux fonctions avec mes ports et mes "component". Jusque là tout va bien.

    Ce que je n'arrive pas à faire c'est, à partir du main, récupérer la valeur de potar acquise par la fonction ADC et la réutiliser en entrée dans la seconde fonction qui l'exploite.

    Il me semble que l'on peut utiliser le type "inout" mais je ne suis pas sur du résultat. J'ai recherché sur la toile, et je n'arrive pas à trouver un sujet qui cible mon problème. Un connaisseur pourrait-t-il me donner l'astuce SVP ?

    Merci d'avance

    François

    -----

  2. #2
    jiherve

    Re : Syntaxe VHDL : sortie rebouclée en entrée

    Bonsoir,
    Inout doit convenir.
    JR
    l'électronique c'est pas du vaudou!

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