vhdl std_logic_vector (X downto 0) ???
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vhdl std_logic_vector (X downto 0) ???



  1. #1
    inviteb4ec01d1

    vhdl std_logic_vector (X downto 0) ???


    ------

    bonjour la communauté

    jai une fonction mathematique qui depend du temps

    Y(t)= (blablablabalblabalabla (Y (t-1))

    qui apelle le resultat precedent de cette meme fonction
    le hic cest que je ne peut pas dire qu'un vecteur de taille 5 = un vecteur taille 5 facteur d'un autre vecteur

    d'ou ma question
    j'aurais voulu savoir si il etait possible de ne pas definir un :" std_logic_vector
    ou un moyen alternatif a ce probleme

    merci d'avance ^^

    -----

  2. #2
    albanxiii
    Modérateur

    Re : vhdl std_logic_vector (X downto 0) ???

    Bonjour,

    Pouvez-vous être plus précis ?

    @+
    Not only is it not right, it's not even wrong!

  3. #3
    jiherve

    Re : vhdl std_logic_vector (X downto 0) ???

    Bonjour,
    En Vhdl on peut manipuler autre chose que des std_logic_vector, pour des calculs il existe "integer" et "signed", "unsigned".
    Mais effectivement la question est nebuleuse.
    JR
    l'électronique c'est pas du vaudou!

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