Salut,
je suis étudiant en microélectronique, j'ai un exo qui est le suivant:
écrire un programme VHDL modélisant une mémoire ram ayant 16 mots de 8 bits
la ram dispose d'un bus de données bidirectionnel a 3 états de bits, d'un bus d'adresse de 4 bits, d'une ligne d'écriture et une ligne de lecture....
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solution :quelque'un peut me faire des commentaire sur ce programme ?? behh l'entity est simple mais la ou il y a des pointsCode:entity mémoire_ent is port( rd : in std_logic; wr : in std_logic; adr : in std_logic-vector(7 donwnto 0); dara : inout std_logic_vector (3 downto 0) ); end mémoire_ent; architecture mémoire_arch of mémoire_ent is begin process (rd,wr) type TRam is array (0 to 15) of std_logic_vector (7 donwto0 ); --?? variable Ram :TRam; --?? variable adresse :integer ;--? begin adresse := conv_integer(adr);--? if rd ='1' then data <= Ram(adresse ); else if wr ='1' tehn data <=(others => 'z'); end if; end if; end process; end mémoire_arch;
d'interrogations j'ai pas compris
merci d'avance![]()
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