Je souhaite faire un programme vhdl d'un diviseur de fréquence 50MHz/5Hz; quelques idées ou suggestions s'il vous plait.
Merci d'avance
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20/04/2016, 17h13
#2
PIXEL
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Re : diviseur de fréquence
nous ne faisons pas les devoirs....
à toi de faire des propositions , et quelqu’un corrigera
20/04/2016, 17h26
#3
invite21433373
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Re : diviseur de fréquence
voila ce que j'ai essayé d'écrire comme programme
Code:
entity div_freq is port (
clkin: in std_logic;
clkout:out std_logic);
end div_freq;
architecture arch of div_freq is
signal cmpt:integer range 0 to 10000000;
signal x:std_logic;
process(clkin)
begin
if clkin'event and clkin='1' then
cmpt<=cmpt+1;
if cmpt<9999999 then
x<='0';
else
x<='1';
end if;
end if;
x<=clkout;
end process;
end arch;
Dernière modification par Jack ; 20/04/2016 à 21h21.
Motif: Balises code et indentation
20/04/2016, 18h17
#4
Jack
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Re : diviseur de fréquence
Merci de penser aux balises code à l'avenir, et à indenter correctement
Dernière modification par Jack ; 20/04/2016 à 18h19.
Aujourd'hui
A voir en vidéo sur Futura
20/04/2016, 18h28
#5
jiherve
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Re : diviseur de fréquence
Bonsoir,
et donc le compteur repasse à zéro tout seul ?
pour mémoire :
signal toto : integer range 0 to n; ne fait que déclarer un signal (donc un registre) qui occupe m bits tels que 2^m >= n
ensuite : x <= clkout ???????????
indice supplémentaire x ne sert à rien.
Formalisme: après un then retour à la ligne çà aide à lire
JR
Dernière modification par jiherve ; 20/04/2016 à 18h32.
l'électronique c'est pas du vaudou!
20/04/2016, 21h17
#6
Jack
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Re : diviseur de fréquence
Envoyé par jiherve
Formalisme: après un then retour à la ligne çà aide à lire
JR