diviseur de fréquence

[invite21433373]

Je souhaite faire un programme vhdl d'un diviseur de fréquence 50MHz/5Hz; quelques idées ou suggestions s'il vous plait.
Merci d'avance
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[inviteede7e2b6]

nous ne faisons pas les devoirs....

à toi de faire des propositions , et quelqu’un corrigera

[invite21433373]

voila ce que j'ai essayé d'écrire comme programme

entity div_freq is port (
clkin: in std_logic;
clkout:out std_logic);
end div_freq;

architecture arch of div_freq is
signal cmpt:integer range 0 to 10000000;
signal x:std_logic;
process(clkin)
begin
   if clkin'event and clkin='1' then 
        cmpt<=cmpt+1;
	if cmpt<9999999 then 
               x<='0';
        else 
               x<='1';
        end if;
   end if;
x<=clkout;
end process;
end arch;

[Jack]

Merci de penser aux balises code à l'avenir, et à indenter correctement

[A voir en vidéo sur Futura]

[jiherve]

Bonsoir,
et donc le compteur repasse à zéro tout seul ?
pour mémoire :
signal toto : integer range 0 to n; ne fait que déclarer un signal (donc un registre) qui occupe m bits tels que 2^m >= n
ensuite : x <= clkout ???????????
indice supplémentaire x ne sert à rien.
Formalisme: après un then retour à la ligne çà aide à lire
JR

[Jack]

Formalisme: après un then retour à la ligne çà aide à lire
JR

C'est rectifié