Synchronisation d'horloges en VHDL

[invite352bbdac]

Bonsoir à tous,

Je cherche le moyen de synchroniser deux signaux de type clock externes à mon système avec mon horloge interne.

J'ai beau chercher, comme ça, rien ne me viens à l'esprit sans dégrader les signaux.

Merci
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[bobflux]

Il va falloir plus de précisions...

[invite9d177429]

Bonsoir à tous,

Je cherche le moyen de synchroniser deux signaux de type clock externes à mon système avec mon horloge interne.

J'ai beau chercher, comme ça, rien ne me viens à l'esprit sans dégrader les signaux.

Merci

Bonjour,
sur quelle FPGA travailles tu? ta question manque de specs.
cherches tu de sortir deux clocks externes to DIO, calle' sur la clock interne ?

----------------> ext_clk_1
sys_clk >|
-----------------> ext_clk_2

[invite352bbdac]

Bonjour,

En fait je souhaites synchronizer l'horloge interne (quartz+PLL vers FPGA 40 MHz) de ma carte par rapport à deux autres clocks (environ 1000 Hz) d'une autre carte.

Si les clocks d'entrées changent de fréquence, alors on pourrait encore être synchro également.

Je suis sur un Artix7

[A voir en vidéo sur Futura]

[albanxiii]

Bonjour,

1000 Hz c'est faible, mais si vous arrivez à avoir la même à plus haute fréquence, vous pouvez utiliser cette source externe comme entrée d'une PLL et générez ce dont vous avez besoin à partir de là. En espérant que le signal est présent en continu tant que le fpga doit travailler.
Et dans cette config, pas besoin de votre horloge "interne".

@+

[albanxiii]

(en fait, cela n'a rien à voir avec du VHDL...)

[jiherve]

Bonsoir
Je ne connais pas de FPGA capable de se synchroniser sur une horloge aussi basse en fréquence, les PLL tournent la plupart du temps dans la gamme 100MHz 1GHz, le comparateur de phase et son filtre ne sont pas prévus pour çà mais je connais pas les Artix7
La solution c'est de re-échantillonner le signal BF et d'en déduire un pulse de synchronisation, bien sur il y aura une incertitude au minimum égale à une période de l'horloge HF.
Mais quel est le but ultime ?
JR

[bobflux]

En fait je souhaites synchronizer l'horloge interne (quartz+PLL vers FPGA 40 MHz) de ma carte par rapport à deux autres clocks (environ 1000 Hz) d'une autre carte.

On ne peut pas synchroniser une horloge par rapport à deux horloges... Avec une PLL, on peut recréer une horloge locale synchronisée avec une horloge distante, mais pas avec deux! Sauf si les deux sont dérivés de la même horloge, auquel cas il n'y en avait qu'une dès le départ, en fait. Ou alors, une à la fois, mais pas deux en même temps.

Bref, on est un peu dans le noir, là. Si tu pouvais envoyer des infos...

D'autre part, il y a pas mal de PLL qui pourront se synchroniser sur une horloge BF (1 kHz) mais... MAIS... le jitter sera monstrueux. Il faut bien comprendre que l'oscillateur d'une PLL de FPGA n'est pas un VCXO, mais un oscillateur silicium, VCO ou CCO. Entre deux tops de synchro distants de 1ms (1 kHz) l'oscillateur aura le temps de dériver... et la dérive aura à peu près les dimensions de deux piscines olympiques, voire trois, si on est pessimistes.

Donc, on revient aux fondamentaux : tu veux faire quoi, en fait ?

[invite352bbdac]

En fait, j'avais oublié qu'on utiliserait simplement le front montant ou descendant d'un ou des deux signaux externes.

Le but est de se baser sur ces fronts pour envoyer une valeur à chaque front différente vers une carte à tester.

Il suffi du coup de coder un détecteur de front et par l'intermédiaire d'un processeur soft-core (fréquence de fonctionnement = 40Mhz) de traiter l'info pour lancer une mesure via un multimètre.

On m'a effectivement parlé du phénomène de jitter mais je ne sais pas trop à quoi cela correspond ! Il faut déjà que je dispose deux bascules en entrée pour éviter les métastabilités.

[jiherve]

Bonjour
Le jitter en français c'est la gigue donc la variation des front d'horloge autour d'une valeur moyenne.

Il faut déjà que je dispose deux bascules en entrée pour éviter les métastabilités.

çà c'est un bon début , normalement il faut aussi s'assurer que les caractéristiques des bascules (TSetup, THold,TMet) permettent de résoudre la métastabilité mais avec un FPGA de ce type et 40MHz il ne doit pas y avoir de problème.
Ici il te faudra 4 bascules par horloge (et la combinatoire qui vient avec) pour générer un pulse sur le front choisi.

D'autre part, il y a pas mal de PLL qui pourront se synchroniser sur une horloge BF (1 kHz)

en tous cas pas chez Altera si ma mémoire est bonne, par contre on peut faire l’équivalent d' une PLL numérique pilotée par quartz, le jitter sera d'une période du quartz ou moins si l'on utilise une PLL HF interne pour générer l'horloge du bousin.
JR

[albanxiii]

Bonjour,

Si l'horloge qui rythme le système est celle à 1 kHz, le jitter de celle à 40 MHz n'est peut-être pas critique, tant qu'on a le bon nombre de périodes à 40 MHz pendant la durée d'une à 1 kHz... enfin, bon, je fais ce que je déteste faire et lire chez les autres, extrapoler par rapport à une demande vague.

Je n'ai pas creusé plus que ça, mais je suis comme jherve, je ne connais pas de PLL dans un fpga qui soit capable d'accepter une fréquence si basse en entrée.

@+

[invite352bbdac]

Oui je confirme demande très vague.

Compte tenu que l'on ne s'interesse qu'à des fronts, le topic n'est plus trop le bon.

Merci d'avoir répondu sur ce topic.

Bonne soirée à vous

[bobflux]

en tous cas pas chez Altera si ma mémoire est bonne, par contre on peut faire l’équivalent d' une PLL numérique pilotée par quartz, le jitter sera d'une période du quartz ou moins si l'on utilise une PLL HF interne pour générer l'horloge du bousin.
JR

Oui, je parlais de PLL externes (celles des FPGA, je ne pense pas que ça fonctionne).