[LTspice] Problème de simulation.

[invite64187177]

Bonjour tout le monde,

Je suis débutant dans le domaine de l’électronique.

Je tente actuellement de faire un circuit qui incrémente un registre 8 bits (à base de bascule D) a chaque cycle d'horloge.

J'utilise donc LTspice pour mettre en place mon circuit et le simuler.

Afin de simplifier et mettre en évidence mon problème, j'ai tenté d'incrémenter un registre 2 bits (2 bascules D) :
schema.png

Le premier problème que je rencontre : Quand je simule mon circuit, quand j'ai un "1" dans l'entrée D, et un "1" dans l'entrée "CLK" de ma bascule A2, j'ai un "Q" à 0, ce qui n'est pas normal.

Le second problème : J'ai été obligé de mettre un "td=2n" dans l'attribut "value" de mon XOR. Si je ne le fais pas, j'obtiens une erreur :
error.png


Je n'ai pas bien compris d'ou venait cette erreur...

Je vous remercie d'avance pour votre aide,
-----

[Antoane]

Bonjour et bienvenue sur futura,

Tu peux augmenter les temps de transitions de ton signal d'horloge, les passer de 1ps a 10us par exemple.

L'entrée d'horloge de la bascule D est sur front, et non sur état : la sortie recopie l'entrée D lorsque l'horloge passe de 0 a 1, et non lorsque l'horloge est a 1.
Il peut y avoir des problèmes si D change d'état en même temps que l'horloge, mais c'est une caractéristique de toutes les bascules D.

[invite64187177]

Bonjour et bienvenue sur futura,

Tu peux augmenter les temps de transitions de ton signal d'horloge, les passer de 1ps a 10us par exemple.

L'entrée d'horloge de la bascule D est sur front, et non sur état : la sortie recopie l'entrée D lorsque l'horloge passe de 0 a 1, et non lorsque l'horloge est a 1.
Il peut y avoir des problèmes si D change d'état en même temps que l'horloge, mais c'est une caractéristique de toutes les bascules D.

Bonjour,

Je te remercie pour ta réponse.

Mes deux entrées sont identiques (l'entrée D et l'horloge), j'ai donc bien une horloge qui passe de 0 à 1 quand mon entrée D et à 1.

Capture du 2017-05-08 15-54-09.jpg

J'ai également essayé de passé mes temps de transitions de 1ps à 10us (paramètres Von[V], Tdelay[s], Tfall[s]), mais j'ai toujours les même problèmes :

Capture du 2017-05-08 16-02-50.jpg

[Antoane]

Les deux entrées sont identiques (l'entrée D et l'horloge), j'ai donc bien une horloge qui passe de 0 à 1 quand mon entrée D et à 1.

Normal, alors, que cela ne fonctionne pas.
Il faut que D soit stabilisé pendant un certain temps (le "setup-time") avant que la clk change d'état pour que Q prenne la bonne valeur. De plus, il faut que D reste à une valeur stable pendant un certain temps (le "hold time") après que la clk ait changé d'état.

[A voir en vidéo sur Futura]

[mizambal]

Hello. Le logiciel gratuit Logisim est plus adapté à l'étude des circuits logiques et il y a de bons tutos sur cette chaine :

https://www.youtube.com/watch?v=B4oCQo6Hbx4
PUIS https://www.youtube.com/watch?v=oGOt6Q2aZWo

etc ...