Bonsoir j aurais besoin d'aide a propos d'un projet en vhdl ou je dois enregistrer un état haut ou bas d'un bouton poussoir .
Merci d avance
-----
19/01/2018, 20h47
#2
jiherve
Date d'inscription
juin 2006
Localisation
gironde
Âge
72
Messages
26 242
Re : VHDL projet
Bonsoir,
comme d'habitude qu'as tu fait ?
JR
l'électronique c'est pas du vaudou!
19/01/2018, 21h44
#3
invitee73fd6a0
Date d'inscription
janvier 1970
Messages
82
Re : VHDL projet
Envoyé par jiherve
Bonsoir,
comme d'habitude qu'as tu fait ?
JR
j ai commencé a faire ca mais je ne suis pas sur
Code:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY compteur IS
PORT ( A,clk : IN STD_LOGIC; Z: OUT STD_LOGIC );
END compteur;
ARCHITECTURE rtl OF compteur IS
PROCESS (clk) BEGIN
if A = '1' then
Z <= '1';
Else
Z<='0';
End if ;
END PROCESS;
END rt1;
19/01/2018, 22h44
#4
jerome697
Date d'inscription
décembre 2017
Messages
121
Re : VHDL projet
J ai utilise le compte à mon frère pour vous répondre sans faire exprès
Aujourd'hui
A voir en vidéo sur Futura
20/01/2018, 19h09
#5
jiherve
Date d'inscription
juin 2006
Localisation
gironde
Âge
72
Messages
26 242
Re : VHDL projet
bonsoir,
le process comporte clk en liste de sensibilité il s'active donc à chaque changement d’état cela généra un pseudo latch qui s'activera sur front montant ou descendant .
le bon code serait plutôt :
Code:
process(clk)
if rising_edge(clk) then
Z<= A;
End if ;
END PROCESS;