VHDL projet

[invite7838e2ab]

Bonsoir j aurais besoin d'aide a propos d'un projet en vhdl ou je dois enregistrer un état haut ou bas d'un bouton poussoir .
Merci d avance
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[jiherve]

Bonsoir,
comme d'habitude qu'as tu fait ?
JR

[invitee73fd6a0]

Bonsoir,
comme d'habitude qu'as tu fait ?
JR

j ai commencé a faire ca mais je ne suis pas sur

LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_UNSIGNED.ALL; 
 
ENTITY compteur IS    
 PORT ( A,clk : IN  STD_LOGIC; Z: OUT STD_LOGIC );
 END compteur;


ARCHITECTURE rtl OF compteur IS 
 PROCESS (clk) BEGIN     
 if A = '1' then
  Z <= '1';
  Else 
  Z<='0'; 
  End if ;
   
 END PROCESS; 
 END rt1;

[invite7838e2ab]

J ai utilise le compte à mon frère pour vous répondre sans faire exprès

[A voir en vidéo sur Futura]

[jiherve]

bonsoir,
le process comporte clk en liste de sensibilité il s'active donc à chaque changement d’état cela généra un pseudo latch qui s'activera sur front montant ou descendant .
le bon code serait plutôt :

process(clk)
 if rising_edge(clk) then
     Z<= A;
  End if ;
   
 END PROCESS;

JR