FSMD en VHDL

[TASRA Aziza]

Bonjour,
J'ai une question SVP.
Un FSMD ( Finite-state machine with datapath ) est constitué de deux chemin :
un chemin de données ==> qui va effectuer des opérations sur les données.
un chemin de controle ==> qui est le FSM.

SVP est-ce-que vous pouvez m'expliquer le fonctionnement de ce FSMD parce que j'ai fait des recherches mais je me suis perdue.
Autre question : j'ai un schéma que je dois écrire son code VHDL, ce schéma contient le FSMD, est ce que je dois décrire ' en VHDL ' comment fonctionne le FSMD ou bien il existe en VHDL une instruction qui l'indique ?
C'est très urgent je souhaite que vous me répondez et Merciiiiiiiiiiiiiiiii !
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[jiherve]

bonsoir,
une machine à état en VHDL cela se fait avec un CASE sur la variable d’état, il n'est pas nécessaire de couper la machine en deux c'est source d'erreurs.
JR

[TASRA Aziza]

Je m'excuse mais j'ai pas bien compris, est-e-que vs pouvez etre un peu plus précis ? ou me donner des tutoriels ou documents qui indique ce que vs voulez diire ?? et MERCI

[ankou29666]

Alors, non il n'existe aucune instruction spécifique, quelle que soit le langage. Il faut simplement une variable qui définisse l'état du système, et en fonction de cet état, de ses entrées (le cas échéant de ses sorties aussi) on détermine :
- les sorties en fonction de l'état courant et des entrées
- l'état suivant.

Il y a plein d'exemple de machines à états sur le net, et s'ils sont plutôt spécifiques logiciel ou microcontrôleur, ça ne change rien au principe, en FPGA c'est exactement la même.

[A voir en vidéo sur Futura]

[TASRA Aziza]

ah daccord
et comment faire ? est-ce-que je dois avoir une architecture en électronique numérique pour pouvoir la traduire en VHDL ??

[ankou29666]

déjà qu'est ce que tu appelles une "architecture" ?
il suffit tout simplement de faire quelque chose du style (désolé ça ressemble plus à du C, ça fait un bail que j'ai pas touché au VHDL mais le principe reste le même)

enum etats { etat_initial, etat_secondaire, etat3, etat4 } ;

etats etat = initial ; // Ici on initialise bien sûr

switch (etat)
{
    case etat_initial : 
                                  faire_ceci() ;
                                  etat = etat_secondaire ;
                                  break ;
   case etat_secondaire :
                                  faire_cela()
                                  if (condition) etat = etat3 ;
                                  else etat = etat4 ;
}

[TASRA Aziza]

architecture càd par exemple si je veux écrire un code vhdl d'un additionneur donc je sais que je vais utiliser la porte logique AND et je sais le circuit à dessiner pour le traduire en vhdl.

D'accord le principe est clair merci.

[TASRA Aziza]

Mon FMSD doit avoir comme entrée (Start & une entrée échantillonnée d'un signal discret ) et comme sortie ( un signal de controle {qui ve m'activer si nécessaire quelques additionneurs et registres}, deux adresses nommées a et b , et enfin un bit de signe.

Est-ce-que vous avez une idée comment dois-je faire ça en VHDL ?

[Jack]

Discussions fusionnées. Il me semble que ton dernier message a la même problématique que ce qui précède.