Plusieurs question sur VHDL

[Kannagi]

J'ai un peu commencé le VHDL , mais certain point me semble "flou".

Qu'est qui est le mieux pour les signaux, de faire 4 out , ou un seul qui prend les 4 ? (ou aucune importance)
Sachant que si y'a un gros morceau faudra forcément diviser ensuite

Possible sur VHDL d'avoir un outils qui donnerait le FO4 ?
Sinon comment l'estimer a peu près ?

Il y'a une différence entre faire un in et un out comparé à inout ?
(je me pose cette question , vu que dans certain cas ,je voudrais avoir un ordre , mais cela dépend sûrement plus du port).

Voilà merci d'avance !
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[jiherve]

bonjour et bienvenue,
n out ou un std_logic_vector de n bits c'est kif kif d'un point de vue fonctionnel mais l'un est plus verbeux que l'autre quoique souvent plus clair si les signaux ne sont pas conceptuellement reliés.
FO4 ????
Oui il y a une différence entre un couple in/out et un inout c'est que ce dernier implique nécessairement une forme de tri state qui n'existe pas en interne d'un FPGA(le compilo se débrouillera mais ce n'est pas propre), c'est a réserver au port d'I/O par ailleurs la spécification "out" sur un signal interdit son utilisation comme entrée à l’intérieur de l'entité déclarante.
JR

[Kannagi]

Bonjour et merci.

1)Ok je vois , pas besoin de m’inquiéter sur ce point là
2) FO4 pour fan out of 4 : https://en.wikipedia.org/wiki/FO4
J'avais lu que cela permettait de garantir l'exécution d'un cycle.
3)Ok , donc il faut mieux faire un in/out si j'ai bien compris du moment que je ne gère pas d'IO ?

[jiherve]

bonsoir,
je ne connaissais pas ce terme (et pourtant j'ai ecrit du VHDL pendant 15 ans) et de ce que j'en comprend c'est plus une métrique de caractérisation qu'un paramètre vraiment pertinent pour concevoir un FPGA dans lequel l'essentiel du temps de cycle est conditionné par le placement/routage et la complexité de l’équation qui défini la logique de la cellule.
Tout les outils comportent un analyseur de timing facile à utiliser et c'est à lui qu'il faut se fier, il est aussi complété par un outil permettant d'imposer des contraintes temporelles lors de la compilation et là c'est beaucoup plus sportif mais sa maitrise est indispensable lorsque l'on veut gagner en fréquence.
La prudence conseille de ne pas trop aller taquiner le composant en limite de performances car la compilation deviendra très longue ou/et instable.
JR

[A voir en vidéo sur Futura]

[Kannagi]

Je vois merci , je pense que je vais effectivement me contenter des outils dispo , par curiosité quel outils par exemple permet cela ?

[jiherve]

re
cela depend du fabricant car ce sont des outils propriétaires.
Chez Altera/Intel les contraintes étaient saisies de mon temps au moyen de Timequest.
JR

[Kannagi]

Ok merci pour vos réponses , je reviendrai si j'ai d'autre question