[Exercices] Conversion std_logic_vector en décimal vhdl
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Conversion std_logic_vector en décimal vhdl



  1. #1
    Momo54500

    Conversion std_logic_vector en décimal vhdl


    ------

    Bonjour à tous,

    j'étais en train de m'exercer sur l'exercice suivant :

    Exo2.PNG

    Et du coup voici l'étude théorique du prof :

    Exo3.PNG
    Exo4.PNG

    Tout d'abord je comprends pas au niveau de l'ASM chart pk il a pas mis la condition R<Vref après A1 car on calcule le nombre d'échantillons entre R>Vref et quand R repasse en dessous de Vref.

    Deuxième question : Comment pouvons nous convertir un nombre binaire (std_logic_vector) en nombre décimal afin d'obtenir Nb ?

    Merci à vous.

    -----

  2. #2
    albanxiii
    Modérateur

    Re : Conversion std_logic_vector en décimal vhdl

    Bonjour,

    Citation Envoyé par Momo54500 Voir le message
    Deuxième question : Comment pouvons nous convertir un nombre binaire (std_logic_vector) en nombre décimal afin d'obtenir Nb ?
    Tout est là : https://www.csee.umbc.edu/portal/hel...meric_std.vhdl

    Code:
    signal vec : std_logic_vector(15 downto 0);
    signal int : integer range 0 to 2**16-1;
    ...
    int <= to_integer(unsigned(vec));
    Not only is it not right, it's not even wrong!

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