D'autant plus, que d'après la doc, ils placeraient des vias sur une partie du composant
Plan constructeur.png
Alors que le plan de l'empreinte place les 5 vias à une autre position sauf erreur ?...
footprint.png
pour que ceuc-ci soit en AGND, il serait logique de les mettre que d'un côté...
Merci
Bonjour,
Dans les outils de CAO NT2 est un "Net Ties", ça sert à joindre deux signaux analogiques ayant des noms différent ou 2 masses. Regarde sur Google, il y a pleins d'explications.Envoyé par davidif
La première image est un schéma de principe.
La dernière image explique que le via ne doit pas être recouvert de patte à souder. Tu peux très bien modifier la couche "solder paste" de ton empreinte afin de mettre les vias comme le schéma de principe.
Là où il n'y a pas de solution, il n'y a pas de problème.
Merci de ton retour Vincent, cependant j'ai du mal à comprendre pour quel raison les via ne doit pas être recouvert de patte ?
ces via font le lien entre le dessous du composant EP (ou Exposed Thermal Pad) et la masse à laquelle il doit être connecté (Page 4 de la doc) ? la pate appliqué dessous devrait souder les 2 côtés ?
Bonjour,
Le pad est aussi un thermal pad. Si le composant lui-même ne consomme pas énormément de courant, la dissipation liée aux I/Os peut demander un bon refroidissement de la puce, et donc suffisament de vias sous le thermal pad, avec une surface de cuivre dissipant la puissance dans les couches internes et/ou externes.
Ca dépend du reste du routage, mais a priori je doute de la necessité/pertinence de mettre le GD net-tie au millieu du composant : autant le déplacer du côté des broches digitales, pour assurer une meilleure connection du pad au A-GND
On évite la pate au-dessus des vias pour qu'elle n'y soit pas absorbée par capilarité.
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
J'aurais pensé que cela améliore la conductivité thermique entre le composant et les surfaces d'échange.
L'électronique c'est comme le violon. Soit on joue juste, soit on joue tzigane . . .
Si la pate peut s'échapper par le via à la fin on se retrouve avec un manque de pate sous le composant qui va s'ajouter aux imperfections de fabrication inhérent à la mise en oeuvre de n'importe quels boîtiers avec un thermal Pad (UFQFPN, VQFN, ...)
Ci dessous c'est un cliché rayon X basse résolution d'un boîtier UFQFPN48, que j'ai fait réalisé il y a un petit moment. Sous le thermal Pad on voit des zones claires qui correspondent à l'absence de soudure, c'est le flux dans la pate à braser qui occupe les zones claires. Si en plus de ce défaut normal, on laisse filer la soudure au travers des vias là ça va commencer à poser problème car on va manquer de soudure. C'est pour cette raison que Texas Instruments propose 4 zones pour la pate à braser (page 53 de sa doc https://www.ti.com/lit/ds/symlink/dac81402.pdf) et les éventuelles vias sont à placer entre les zones de pate à braser.
ps : sous ce boîtier il y a 6 vias mais ce sont des "tented vias" de mémoire voir https://www.eurocircuits.com/blog/covering-vias/ pour les différentes techno de vias
Là où il n'y a pas de solution, il n'y a pas de problème.
Bonjour,
Il faudrait regarder plus en détails, mais il me semble que cela pose aussi des problèmes de fiabilité :
- contraintes mécaniques plus grande en cyclage thermique (matériaux avec diff´rents coefficients d'expension thermique)
- effet pop-corn si une bulle de gas se retrouve enfermée
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
Moi qui bourrait consciencieusement tous les trous . . .
Mais on ne cherche pas à faire autrement ? Parce que des via thermiques pleins d'air c'est moyen
L'électronique c'est comme le violon. Soit on joue juste, soit on joue tzigane . . .
Normalement le fabricant de PCB propose de remplir les vias de cuivre.
Par exemple l'option "via filling" sur celui-ci : https://portal.multi-circuit-boards.eu/?Sprache=en
Apès, sur un circuit perso qui n'est pas un circuit de puissnace... j'imagine que la possible perte de fiabilité n'est pas critique
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
Bonjour et merci pour vos expérience.
Cependant, j'ai une question ?... sous le pad des via sont placés et connecté à la masse analogique mais la surface complète sous le composant doit-elle être en contact direct avec le cuivre ou le plan externe est recouvert de verni comme tout plan en couche externe ou en interne ? suffisant pour un échange thermique.
Merci
Bonjour,
Pas sur de comprendre... la surface de cuivre en contact avec le pad thermique du composant doit être dépourvue de vernis épargne, et brasée au composant.
Une surface de cuivre nue ou couverte de vernis epargne a à peu près la même capacité d'échange thermique avec l'air.
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
OK c'est bien ce qui me semblait, j'avais un doute, car en fait j'ai une difficulté pour le faire.
Car au départ sur l'empreinte du composant, j'ai fais un pad carré sous sa surface, seulement et c'est normal je ne peux pas placer de via du coup sur cette même surface puisque c'est un pad.
Alors j'ai retiré le grand pad puis placer 4 pastilles toutes relié à la masse, puis sur ma carte en cours de routage je place un plan de masse dessous, mais celui-ci est soit en externe ou en interne mais pas en contact direct ... ou tout du moins je sais pas encore comment procédé pour ce faire.
Je continu à chercher ...
Un truc comme ça
Bonjour,
Si j'étais toi je me préoccuperai de ce qui entouré en rouge ci dessous. Ce sont des pistes qui passent d'une masse à l'autre. Si tu analyses le "current return path" tu devrais vite comprendre le problème.
ROUTAGE DAC.png
Tu t'es mis dans le cas de gauche ci dessous :
split_plane.gif
Là où il n'y a pas de solution, il n'y a pas de problème.
Oui effectivement, je vais me pencher dessus, j'ai pourtant tenté de faire passer des pistes au dessus de leur masse associées.
Sinon, question subsidiaire .. un anneau de garde doit toujours être en extérieur cuivre découvert ? j'imagine que c'est pour les cas ou l'on vient à couvrir l'électronique par un blindage interne qui serait souder par dessus via cet anneau ?...
Car le moment, j'ai mis un plan de masse en top autour du signal à protéger, autour du quel je vais tenté de mettre plusieurs vias.
Lit cette discussion il y a des réponses à ta question : https://forums.futura-sciences.com/e...t-imprime.html
Là où il n'y a pas de solution, il n'y a pas de problème.
Bonjour à tous,
Merci de votre attention, cependant je reste tout de même perplexe quand à la manière à concevoir le dessous des composants en question ou la maitrise de mon logiciel de routage.
J'ai bien compris que le thermal pad doit-être en contact avec le cuivre connecté à la masse par l'intermédiaire des via sous le composant mais la méthode pour ce faire m'échappe ... je me trouve quelque peu bloqué .
Car pour moi, pour avoir un carré de cuivre apparent (sans verni) sous le composant, je dois mettre un pad de surface suffisante dessous mais du coup je ne peux pas mettre des via par dessus ...
Si je met pas le pad carre sous la surface, je peux mettre les via dessous connectés par un plan de masse mais du coup, la zone sous le composant ne laisse pas le cuivre apparent (verni présent dessus) avec seulement les via de connecté ... du coup on ne peut pas mettre la patte dessous ...
S'il vous plait, certainement que quelque chose m'échappe sur la méthode ou l'utilisation de mon logiciel, je serai preneur de votre aide.
Merci et bonne journée
Quel software utilises-tu ?Car pour moi, pour avoir un carré de cuivre apparent (sans verni) sous le composant, je dois mettre un pad de surface suffisante dessous mais du coup je ne peux pas mettre des via par dessus ...
Vérifie peut-être les "design rules". C'est possible sur Altium et Eagle comme Ares (si ma mémoire est bonne), par exemple.
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
Je suis sous cadense layout (Orcad)
Avec un pad sous la surface du composants avec des via par dessus,
J'ai donc des erreurs du coup avec les via par dessus
Bon à priori, ça passe sur l'analyse chez eurocircuit, mais bon c'est gênant que mon layout voit une erreur .... doit y avoir un réglage pour le prendre en compte ?...
Demander à google de te parler de "design rules cadense via on pad" devrait aider :
https://community.cadence.com/cadenc...nt-vias-in-pad
https://resources.pcb.cadence.com/bl...-in-pad-design
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
Bonjour et merci Antoane de tes liens que je vais voir et entre-temps j'ai résolu mon problème d'erreur qui certes paraitrait justifiée par l'ajout de via sur un pad, mais aussi un plan qui était superposé sur le composants que je ne voyais pas, aussitôt enlevé pour voir l'erreur disparaitre.
Toujours dans le même cas de figure, je cherche aussi quel meilleur moyen pour relier le thermal pad à la masse sous mon processeur STM32G431, je ne trouve pas de précision sur la doc qu'en à la connexion.
C'est un boitier UFQFPN48 et la seul connexion à la masse ce trouve qu'au thermal pad, ce qui m'oblige à faire un lien avec la masse donc sortir une piste vers l'extérieur des pattes, seul possibilité en coin du composants car entre les pads c'est trop étroit, et même en coin je suis obligé de prendre une largeur de piste de 0,100 sur 2 coin ?...
J'ai tenté de voir le layout du starter kits ou autres docs mais rien est décrit ou ça m'a échappé, dois-je mettre des via dessous ? ...
Dernière modification par davidif ; 18/03/2025 à 09h39.
Bonjour,
Pas de doute ici : il faut des vias sur le pad pour minimiser l'inductance et les résistances (electriques et thermiques).
Deux pattes c'est une diode, trois pattes c'est un transistor, quatre pattes c'est une vache.
OK merci
Enfin, ayant fais un 6 couches pour de meilleur performance de pollution quel ordre des couches devrais-je m'orienter ?
J'étais sur cet ordre personnellement
top
gnd
pwr
inner1
inner2
Bottom
Est-ce judicieux ?
Merci
