Porte Logique et VHDL

[invite5c707bf0]

Bonjour j'aimerais traduire au niveau porte logique ce petit programme en VHDL?

Pouvez vous m'aidez? Je suis un peu débutant en VHDL




process(a)
begin
if a=’1’ then
c <= b;
end if;
end process;
-----

[Antoane]

Bonjour,
As-tu compris ton programme ?
D'où viennent a et b ?
que veux-tu faire de c ?
Quelles types de variables sont a, b et c (bouléen, long, int...) ?


PS : sans connaitre le VHDL, mais en ayant une parfaite maîtrise de la langue de Shakespeare.

"Je ne me range pas parmi les gens qui placent la modestie au nombre des vertus. Pour le logicien, les choses sont ce qu'elles sont, et se sous-estimer est, tout autant que se surestimer, une altération de la réalité." faisait dire Sir Arthur Conan Doyle à Scherlock Holmes.

[invite5c707bf0]

Pas de besoin de tout ce que tu as cité. La réponse a la question est possible seulement avec ce bout de code mais étant inexpérimenté dans le domaine, j'ai un peu de mal

[Antoane]

AMHA, Non.
La réponse ne sera pas la même si a est un bit ou un octet.
De même pour b et c.

[A voir en vidéo sur Futura]

[Antoane]

A te relire, il parait raisonnable de penser que a, b et c sont des bits uniques (0 ou 1).

Donc :
- as-tu compris ton morceau de code ?
- si oui, traduit-le en français en enlevant tout ce qui ne va pas te servir
- si non, où est-ce que tu bloques ?

[stefjm]

Bonjour,

C'est un registre qui
- recopie le signal b sur le signal c lorsque le signal a est à '1'
- mémorise le signal c lorsque le signal a est à '0'

Cordialement.

[stefjm]

Quelles types de variables sont a, b et c (bouléen, long, int...) ?

PS : sans connaitre le VHDL, mais en ayant une parfaite maîtrise de la langue de Shakespeare.
.

Quand on ne sait pas...
Ce ne sont pas des variables mais des signaux. C'est fondamentalement différent.

AMHA, Non.
La réponse ne sera pas la même si a est un bit ou un octet.
De même pour b et c.

a est un signal de type bit ou std_logic car on teste l'égalité avec '1' qui est de type bit ou std_logic. Ce n'est absolument pas une variable de type entier. (Le VHDL est un langage de description fortement typé.)

- as-tu compris ton morceau de code ?
- si oui, traduit-le en français en enlevant tout ce qui ne va pas te servir

Je ne comprends pas ce qu'il faut enlever?

Cordialement.

[jiherve]

Bonsoir,
en supposant que a,b,c soient des std_logic ce que tu as écrit est un latch, à éviter à tout prix car cela dépend des temps de propagation et de maintient des portes logiques!
Donc une variante high tech du thermomètre ou du tirage du loto.
JR