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VHDL: forcer la position de son circuit logique



  1. #1
    CycloOp

    VHDL: forcer la position de son circuit logique

    Bonjour,

    J'ai un projet qui consiste à étudier le vieillissement d'un FPGA. Pour cela, j'ai conçu un circuit destiné à exacerber le mécanisme que j'étudie. Cependant, je voudrais imposer l'emplacement du circuit logique dans le FPGA, afin d'être certain que c'est toujours la même zone de mon FPGA qui est soumis à la contrainte.

    J'ai trouvé une fois un site qui faisait mention de cette possibilité sans pour autant apporter de solution. Quelqu'un saurait-il faire ça, ou au moins me guider dans cette réalisation ?

    Merci pour votre temps

    -----


  2. #2
    jiherve

    Re : VHDL: forcer la position de son circuit logique

    Bonsoir,
    Avec un FPGA Altera et QII utiliser la fonction logic lock.

    JR
    l'électronique c'est pas du vaudou!

  3. #3
    bobflux

    Re : VHDL: forcer la position de son circuit logique

    Recherche "placement constraint" dans la documentation de ton logiciel de synthèse...

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