Vhdl

[invitee5cfd3e4]

bonjour a tous , voila je débute dans le VHDL et j'éssaie de traiter les registres mais je ne comprends pas vraiment les syntaxes suivantes qui sont en gras :


process (<clock>,<reset>)
begin
if <reset> ='0' then
<reg_name> <= (others => '0');
elsif <load_enable> = '1' then
<reg_name> <= <input>;
elsif <clock>'event and <clock>='1' then
if <clock_enable> = '1' then
<reg_name> <= reg_name((<width>-2) downto 0) & '0';
end if;
end if;
<output> <= <reg_name>(<width> - 1);
end process;



pourquoi mettre la concaténation du zero a droite !

merci a vous les amis
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[inviteb3c806f8]

Bonjour,

Peux-tu nous en dire plus sur le fonctionnement de ton registre?

[invite0c0601b0]

<reg_name> <= reg_name((<width>-2) downto 0) & '0';

si c'est le meme reg_name, ca doit générer un erreur non??
si non, <reg_name> doit etre de dimenssion de reg_name -2 et le resultat sera reg_name de 0 à width-2 &0

[indri]

C'est un décalage de 2 bit vers la gauche...et rajout de 0 à la fin ("& '0')
Ex: 101100 deviendrait 110000

Et la sortie output c'est un bit de reg_name, l'avant dernier
Si j'dis pas de betises!

[A voir en vidéo sur Futura]

[jiherve]

Bonsoir,
decalage 1 bit à gauche!
le registre c'est reg_name(width-1 downto 0)!!!
JR