VHDL : std_logic_verctor

invite00616dee · 08/04/2015, 23h41

salut tout le monde !
je voudrais savoir pourquoi quand on a un std_logic_vector en VHDL on peut le comparer a un entier (par ex. S >= 9 ( tel que S: std_logic_vector (3 downto0) ) et on ne peut pas lui affecter un nombre entier (par ex. S<= 0 )

**albanxiii** · 09/04/2015, 09h16

Bonjour,

Regardez le contenu de http://www.eda.org/rassp/vhdl/models...umeric_std.vhd les opérateurs de comparaison sont surchargés. Vous pouvez comparer un unsigned avec un natural.
Pour l'affectation, il faut tout écrire explicitement, par exemple

Code:

s <= std_logic_vector(to_unsigned(mon_nombre,s'length));

.

@+

invite00616dee · 09/04/2015, 23h06

merci infiniment !!

VHDL : std_logic_verctor

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