bus bidirectionnel sur un cpld ;possible???

[invitefa17a68f]

Bonjour à tous,

j'aimerais savoir si il est possible d'utiliser les pins d'un CPLD en entrée et en sortie. En effet comme j'ai besoin d'un bus de communication bidirectionnel j'ai tenté de voir si le type INOUT est apte a ce genre de programmation mais je n'obtient aucun resultat plausible et je suis en train de me demander si cette option (inout) n'est valable que pour lire en interne une sortie que l'on a activé et non de lire une valeur réelle envoyé de l'extérieur.
J'espere que je me suis bien expliqué, c'est un peu flou mais en gros j'ai juste besoin de savoir si il est possible d'assigner une entrée et une sortie a une meme broche du composant.

Merci d'avance
-----

[Jack]

bonsoir,

c'est quoi comme CPLD?

En regardant son architecture, je pourrai peut-être te répondre.

A+

[invitefa17a68f]

Salut,

et bien il s'agit d'un Altera EPM7128slc84-15.
Merci d'avance de ton aide

[Jack]

d'après la structure de l'I/O block Control, c'est possible (voir fichier joint).

Tu programmes en VHDL?

A+

[A voir en vidéo sur Futura]

[invitefa17a68f]

En effet je programme en VHDL. J'ai tout d'abord eu un peu de mal pour passer une sortie en tri-state et maintenant voila que je bute sur ce problème.
Sur le site d'Altera j'ai lu (traduis) qu'il n'est pas possible de faire de l'entrée/sortie simultanée mais qu'une programmation particulière permet d'y arriver, je n'ai pas encore regardé en détail.
Peut etre puis-je utiliser un jeux de broche en entrée et un jeux de broche en sortie, je les relie ensemble et je m'arrange pour que lorsqu'une est active l'autre soit en haute impédance mais je vais utiliser des broches inutilement....je cherche toujours la solution je vais tenter de vous tenir informé

[Jack]

en simultané, je ne pense pas.

En cas de lecture du port, il faudrait passer la sortie en haute impédance.

Je reconnais que c'est plus simple à dire qu'à mettre en oeuvre.

Bon courage.

A+

[Jack]

j'ai trouvé çà chez ALTERA.

http://www.altera.com/support/exampl...l/v_bidir.html

Si ça peut t'aider.

A+

[Jack]

et sous forme graphique:

http://www.altera.com/support/exampl.../g_tri_bb.html

A+

[invitefa17a68f]

Merci a toi et bien j'ai aussi trouvé. Je viens de faire la simulation ca passe, et en pratique...pareil...Ouf. Il me reste a intégrer cette partie de programmation dans mon programme d'origine. Voila ce que j'ai fais en vhdl:
library IEEE;
use IEEE.std_logic_1164.all;

entity bidir2 is
port (y : inout std_logic;
e, a: in std_logic;
b : out std_logic);
end bidir2;

architecture bi of bidir2 is
begin
process (e, a)
begin
case e is
when '1' => y <= a;
when '0' => y <= 'Z';
when others => y <= 'X';
end case;
end process;

b <= y;
end bi;

En résumé je controle la sortie du buffer inout 'y' a l'aide de 'e'. Soit j'envoie sur 'e' la donnée présente en 'a' soit je passe en haute impédance. Et quand je suis en haute impédance il me reste simplement à lire le buffer.

Voila merci pour ton aide.

[Jack]

Pas de quoi.

Comme ça je saurai, moi aussi.

A+