Réponse à un échelon de la tension grille-source d'un GaN FET.

[Floklo]

Bonjour tout le monde,

Pour un peu de contexte, j’étudie pour un projet les transistors GaN FET de puissance. Après mettre documenté j’ai bien compris que la commande des transistors à base de GaN est plus compliqué que ceux à base de silicium.
En effet leurs tensions Grille-Source se situent entre les 5V ou 6V (dépend des constructeurs). Et il faut éviter au maximum les surtensions sur Vgs, car il peut cramer assez vite apparemment (Je n’ai pas encore testé, mais je sens les dégâts à venir…).

Ainsi en supposant qu’on est muni d’un bon driver en amont qui fournit un bel échelon de 0 à 6V, est-il juste de modéliser le circuit entre le driver et la gate du transistor par un simple circuit RLC ?

Avec R qui serai la résistance placée entre le driver et le transistor.
L qui serai une inductance parasite dû principalement aux fils entre le driver et le transistor.
Et C qui serai le condensateur parasite présent entre la grille et la source.

Je cherche en fait à travers tout ça à montrer l’importance de minimiser au maximum la longueur des connexions entre le driver, la résistance et le transistor sur le PCB pour réduire au maximum l’inductance parasite qui pourrait créer cette surtension sur Vgs.

En espérant être clair.
Cordialement
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[Antoane]

Bonjour,

Oui sur le principe, quelques remarques importantes cependant :
- Cds et Cgd étant fortement non-linéaires, ce modèle n'est valide qu'en petits signaux ;
- l'inductance commune de source (i.e. partagée par les boucles de puissance et de commande) est importante : elle va limiter le di/dt de la commutation ;
- la capacité DG couple la puissance et la ciommande de grille et renvoie les dVds/dt sur le Vgs - d'autant plus que la Cdg/Cgs est bien plus grand pour les GaN que pour les transistors au Si. Ceci, couplé au faible Vgs_th des GaN et au forts dVds/dt se solde par un risque de mise en remise en conduction du composant accru - imposant l'usage de résistance de grille (en particulier pour la mise off) de faibles valeurs ;
- la résistance de grille externe étant généralement faible, il faut lui ajouter la résistance de grille interne au driver (et celle interne au GaN) ;
- de nombreux drivers pour GaN ont deux sorties, l'une pour l'amorcage et une pour le blocage. Cela permet d'utiliser des résistances de grille différentes.

Pense que c'est la surface de boucle plus que la longueur qui définie l'inductance. Cela n’empêche cependant pas de bien tout comprimer - attention à l'isolation, aux contraintes thermiques et aux couplages entre circuits cependant.

Enfin : attention à ce que tu mesures : il faut des oscilloscopes de course (500 MHz- 1 GHz) et un set-up adapté (sonde et connection au montage) pour correctement mesurer les transitions.

[Floklo]

Salut Antoane, merci pour ta réponse super rapide !

Pour le moment je ne fais pas encore de mesure (Je n'en ai pas la possibilité, mais ça va venir).

Ce que je cherche à faire pour le moment (pour m’occuper, mais je trouve ça assez intéressant) est de représenter la réponse indicielle de la tension Vgs à l’aide d’une équation temporelle que je pourrai tracer sur Scilab, afin de montrer plusieurs courbes pour visualiser les différences avec une inductance qui varie. Ca reste très théorique.

Ce qui m’arrangeais été que les valeurs de L et C était statique (et que un RLC c'est très arrangeant ), mais si j’ai bien compris ta réponse, elles ne le sont pas ?

_Le fait que Cds et Cgd soient non linéaires détruit-il complétement le modèle pour un échelon de 6V ? (Je ne comprends pas très bien cette notion d’ailleurs)
_Comment représenter l’inductance commune ? En mettant une inductance en parallèle de C qui la représenterait ? Et si oui, comment la calculer ?
_De même comment représenter Cgd qui subit un fort dV/dt au moment de la mise en conduction du transistor ?
_Pour les résistances internes du driver et du transistor, peut-on les considérer comme étant en séries ? Pour les sommer dans une seule résistance qui représenterait les 3.
_ Pour le moment je ne considère que la mise ON du transistor.

Cordialement.

[Antoane]

Ce que je cherche à faire pour le moment (pour m’occuper, mais je trouve ça assez intéressant) est de représenter la réponse indicielle de la tension Vgs à l’aide d’une équation temporelle que je pourrai tracer sur Scilab, afin de montrer plusieurs courbes pour visualiser les différences avec une inductance qui varie. Ca reste très théorique.

Dans ce cas, la non-linéarité des capacités importent, ainsi (surtout) que le fait que Vds varie. Sans ce dernier élément, tu ne pourras pas observer le plateau Miller sur tes simulations.

S'il s'agit de simuler les oscillations aillant lieu après la commutation, alors ça devrait aller. Ceci dit, ce type d'étude a, à mon sens, peu d'intérêt. En particulier car les oscillations sur la grille sont généralement - et encore plus sur un GaN - très limitées.

_Le fait que Cds et Cgd soient non linéaires détruit-il complétement le modèle pour un échelon de 6V ? (Je ne comprends pas très bien cette notion d’ailleurs)

Si tu prends la datasheet d'un HEMT (ou d'un MOSFET, ou même d'un IGBT), tu observes que Coss, Ciss et Crss sont des fonction de Vds et de Vgs. C'est, entre autre ce qui fait que les oscillations sur le Vds dépendent fortement de la tension de bus (nominale vs. réduite, par exemple).

_Comment représenter l’inductance commune ? En mettant une inductance en parallèle de C qui la représenterait ? Et si oui, comment la calculer ?
_De même comment représenter Cgd qui subit un fort dV/dt au moment de la mise en conduction du transistor ?

Ca ne se simule pas avec ce modèle RLC, il faut faire intervenir la maille de puissance.

_Pour les résistances internes du driver et du transistor, peut-on les considérer comme étant en séries ? Pour les sommer dans une seule résistance qui représenterait les 3.

Oui.

Ce que tu cherches à observer se ferait pas trop mal avec un simulateur SPICE - je vois par exemple que tu as LTSpice sous la main, il fera l'affaire. Attention cependant : l'amortissement des oscillations dans les composants actifs est souvent (fortement) sous-estimé - à voir en fonction du modèle choisi.
N'hésite pas à commencer avec des MOSFET Si :
- moins de problèmes de convergence ;
- plus de littérature (notes d'applications) disponible ;
- comportement très similaire.
De même pour tes expérimentations, à ceci près que s'ajoutent les arguments :
- beaucoup moins cher ;
- beaucoup plus simple à mesurer (en particulier pour ce qui est des courants : on ne sait pas mesurer le courant de drain d'un HEMT avec la bonne bande-passante sans perturber la maille).

[A voir en vidéo sur Futura]

[Floklo]

Ok Merci beaucoup pour tes réponses !

De toute façon je ne vais pas forcer avec ça.

J'avais au préalable fait des simulations sur LTSpice avec des modèles de GaN FET fournit par GaN Systems, mais sans réussir à arriver au cas où les oscillations de Vgs à la mise Off du transistor dépassaient la tension de seuil qui le mettrait en conduction.

Et Merci beaucoup pour l'Application Note de chez Vishay. Elle est très bien expliqué.

[Antoane]

Bonjour,

J'avais au préalable fait des simulations sur LTSpice avec des modèles de GaN FET fournit par GaN Systems, mais sans réussir à arriver au cas où les oscillations de Vgs à la mise Off du transistor dépassaient la tension de seuil qui le mettrait en conduction.

C'est sans doute une possibilité mais ce n'est pas celle dont je parlais plus haut. Le risque de remise en conduction a lieu dans un demi-pont, à la fin du temps-mort, lorsque le low-side vient de se bloquer, que la tension de sortie du demi-pont est encore proche de zéro et que le high-side se met à conduire. Il y a alors un échelon de tension appliqué sur le drain du low-side. Cet échelon est couplé à la grille par la capa Cgd, ce qui peut porter le potentiel de grille à un suffisant niveau pour rendre passant le low-side.
Cela devrait assez bien se simuler, éventuellement en prenant une faible résistance de grille pour le HS et une forte pour le LS.

[antek]

Bonjour c'est moi . . .

Par curiosité, quelle sont les applications pratiques des GaN FET ?

GaN -> azoture de gallium ?!

[Antoane]

Bonsoir,

Je ne parle que d'électronique de puissance, le GaN ayant aussi des applications (dues aux mêmes principes physiques) en RF.

GaN = Arséniure de Gallium.
Les applications pratiques potentielles sont nombreuses :
- commutations rapides => diminution des pertes par commutation => possibilité d'accroitre la fréquence de commutation (centaines de W à qq MHz) et par suite la densité de puissance ;
- fonctionnement à haute température (400 °C - si le reste du montage suit) ;
- convertisseur à forte bande passante, ce qui est utile pour l'asservissement dynamique de bus de puissance, par exemple pour alimenter un ampli linéaire RF avec une tension proche de l'enveloppe du signal à amplifier.

Ils pourraient prendre le secteur de la conversion d'énergie jusqu'à ~ 600 V, à où les mosfet silicium ont aujourd'hui le monopole.


Même les applications réelles se développent "lentement" :
- cout des composants ;
- habitude des utilisateurs ;
- la technologie n'est pas encore mature (problèmes de robustesse) ;
- difficulté de mise en oeuvre (les composants sont trop rapides : problèmes de CEM, commande délicate, surtension au blocage, oscillations, etc.)


Industriellement, les composants SiC (carbure de silicium) commencent à se tailler une part de gâteau, en dépit de leur robustesse et de leur coût supérieurs à ceux du Silicium. Les applications sont similaires (haute température, grande vitesse de commutation, mosfet haute-tension à faible pertes) à celles du GaN, mais plutôt pour les plus hautes tension (composants de calibre 1.2 à 1.7 kV, voire plus).
"Lentement" restant relativiser : les premières diodes SiC sont arrivées en 2001 et les premiers mosfets en 2007 (si ma mémoire est bonne).

Ensuite, on verra pour le diamant

[antek]

Merci beaucoup.

Correction de l'erreur d'inattention :
ça ne peut pas être un arséniure -> AsGa
après vérification c'est du nitrure de gallium (avec azoture j'étais pas loin . . .).

[Antoane]

Bien vu, merci.

GaAs est aussi utilisé, mais en RF et opto-électronique. Le band-gap (3 fois moins que le GaN, à peine plus que le Si) est relativement faible mais les porteur ont une très grande mobilité (merci wiki).