Bonjour tout le monde,
Pour un peu de contexte, j’étudie pour un projet les transistors GaN FET de puissance. Après mettre documenté j’ai bien compris que la commande des transistors à base de GaN est plus compliqué que ceux à base de silicium.
En effet leurs tensions Grille-Source se situent entre les 5V ou 6V (dépend des constructeurs). Et il faut éviter au maximum les surtensions sur Vgs, car il peut cramer assez vite apparemment (Je n’ai pas encore testé, mais je sens les dégâts à venir…).
Ainsi en supposant qu’on est muni d’un bon driver en amont qui fournit un bel échelon de 0 à 6V, est-il juste de modéliser le circuit entre le driver et la gate du transistor par un simple circuit RLC ?
Avec R qui serai la résistance placée entre le driver et le transistor.
L qui serai une inductance parasite dû principalement aux fils entre le driver et le transistor.
Et C qui serai le condensateur parasite présent entre la grille et la source.
Je cherche en fait à travers tout ça à montrer l’importance de minimiser au maximum la longueur des connexions entre le driver, la résistance et le transistor sur le PCB pour réduire au maximum l’inductance parasite qui pourrait créer cette surtension sur Vgs.
En espérant être clair.
Cordialement
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