[Numérique] Présentation de mon projet de protocole UART en VHDL
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Présentation de mon projet de protocole UART en VHDL



  1. #1
    Astronomix

    Présentation de mon projet de protocole UART en VHDL


    ------

    Bonjour,

    Je viens de terminer la première version de mon projet de protocole UART en VHDL sur une carte Arty A7.

    Voici le lien de mon github:
    Lien contenant des données personnelles supprimé

    Voila, j'espère qu'il pourra aider des étudiants ou bien des gens qui souhaitent utiliser un UART sur leur FPGA.

    Je compte lui amener des améliorations dans le futur comme augmenter la vitesse de scrutation du module Rx pour ne pas rater une information, même si je n'ai pas eu de problèmes de ce type pour l'instant.

    Pourriez vous me donner votre avis sur la documentation que j'ai fourni et si possible, pourriez vous aussi me dire ce que vous pensez de mon code s'il vous plaît ?

    Encore une fois, j'espère que ce petit projet pourra être utile à quelqu'un et qu'il vous plaira

    -----
    Dernière modification par JPL ; 04/05/2022 à 21h58.

  2. #2
    jiherve

    Re : Présentation de mon projet de protocole UART en VHDL

    bonjour,
    ton code ne fonctionne que parce que tu reboucles RX sur TX dans la vraie vie il ne fonctionne pas!
    pourquoi :
    Il faut que l'horloge de récupération soit synchronisée sur la réception du bit de start, il faut aussi eviter les métastabilités donc obligatoirement au minimum un double échantillonnage du RX.
    ensuite il existe une directive "constant" qui serait plus appropriée pour déclarer :stimeout,sbaud_clk_ticks ...
    par ailleurs une affectation consécutive d'un même signal ne sert à rien:
    strame <= "0000000000";
    strame(cptBit) <= sRX;
    et strame(cptBit) <= sRX donnera une fonction logique complexe (decodeur+mux) alors que le même résultat peut être obtenu par simple décalage:
    strame<= strame(9 downto 1) & sRX ;
    enfin la parité se calcule au moyen d'une simple bascule qui change d’état lors de la réception d'un '1'.
    Autrement c'est bien présenté.
    JR
    l'électronique c'est pas du vaudou!

  3. #3
    Astronomix

    Re : Présentation de mon projet de protocole UART en VHDL

    Bonjour,
    Merci beaucoup d'avoir pris le temps de regarder mon travail.
    Je vais reprendre mon travail en suivant vos conseils afin d'avoir un code plus propre et de meilleur qualité.

  4. #4
    jiherve

    Re : Présentation de mon projet de protocole UART en VHDL

    bonsoir
    pas de quoi.
    La resynchronisation de l'horloge ne peut se faire qu'avec une horloge multiple du baud rate, de 4x à 16 x c'est la partie délicate.
    JR
    l'électronique c'est pas du vaudou!

  5. A voir en vidéo sur Futura

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