Bonjour,
Je viens de terminer la première version de mon projet de protocole UART en VHDL sur une carte Arty A7.
Voici le lien de mon github:
Lien contenant des données personnelles supprimé
Voila, j'espère qu'il pourra aider des étudiants ou bien des gens qui souhaitent utiliser un UART sur leur FPGA.
Je compte lui amener des améliorations dans le futur comme augmenter la vitesse de scrutation du module Rx pour ne pas rater une information, même si je n'ai pas eu de problèmes de ce type pour l'instant.
Pourriez vous me donner votre avis sur la documentation que j'ai fourni et si possible, pourriez vous aussi me dire ce que vous pensez de mon code s'il vous plaît ?
Encore une fois, j'espère que ce petit projet pourra être utile à quelqu'un et qu'il vous plaira
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