Augmenter la fréquence de traitement de données dans un circuit logique

[Clem274]

Bonjour à toutes et à tous.

J'ai une petite question à vous poser. Admettons que j'ai en entrée d'un circuit logique une information qui doit être traité par ce circuit. Admettons qu'une nouvelle information entre dans ce circuit toute les 100 ns (soit avec une fréquence de 10MHz). Nous voulons maintenant que ce circuit traite une information toutes les 50 ns et non pas 100, soit une fréquence qui est doublée. Comment cela est t'il concrètement réalisable en utilisant la notion de pipeline ? Je dois aussi mettre sous forme de schéma cette solution. Je vous remercie de votre réponse, je continue de me creuser les méninges ....

Bonne fin d'après-midi.
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[penthode]

c'est un devoir à rendre quand ?

[Clem274]

Ce n’est pas un devoir à rendre, mais une reflexion sur un projet, il n’y a pas de date

[umfred]

comment on peut faire pour augmenter la vitesse ? agir directement sur la fréquence de 10MHz (à supposer que la logique suive) ou se pencher sur (et utiliser) ce qu'il se passe sur le signal d'horloge de 10MHz pendant une période ?

[A voir en vidéo sur Futura]

[Qristoff]

Bonsoir, le plus simple est de sur-échantillonner à 20MHz et d'apporter un statut de validité à chaque échantillon (présent ou non, dans la gamme attendue ou pas, etc..)
Synchrone ou asynchrone ?

[Clem274]

Je vous remercie de vos réponses. Pour être plus précis, j’ai en entrée de mon circuit logique 4 signaux et en sorte 1 signal. Ces signaux sont tous synchronisés sur une horloge. J’aimerai changer les signaux d’entrée (avec de nouvelles valeurs donc) toutes les 50ns au lieu de 100ns donc multiplier ma fréquence par deux. Je cherche une solution qui pourrai convenir à ce problème. Je doit mettre cette solution en forme de schéma, avez vous une idée svp ? Ou une piste ?

[gienas]

Bonjour Clem274 et tout le groupe

Bienvenue sur le forum.

… J’aimerai changer les signaux d’entrée … toutes les 50ns au lieu de 100ns donc multiplier ma fréquence par deux. Je cherche une solution qui pourrai convenir à ce problème. Je doit mettre cette solution en forme de schéma, avez vous une idée svp ? Ou une piste ?

Ton problème, dont on devine bien qu’il est de nature scolaire, est trop vague pour qu’il puisse susciter des aides dans l’état actuel.

Il est clair que l’organe de décision doit pouvoir être deux fois plus rapide que prévu, point à la ligne. La solution ne peut résider que dans le choix matériel d’un composant deux fois plus rapide.

[Clem274]

J'ai un circuit avec des portes logiques à l'intérieur, ce circuit qui est dans une boite, possède 4 signaux d'entrés et un signal de sortie. A chaque entrée de mon circuit je possède 1 bascule D. Y'a t'il pas une façon générale qui permet de multiplier par 2 la fréquence de traitement d'une donnée par un circuit logique (fpga) ? Voici une image de mon circuit. Merci pour vos réponses.

[umfred]

si tes données arrivent à une certaine fréquence, il faut que l'horloge des bascules suivent cette fréquence, c'est plutôt logique non?

[Clem274]

Oui oui bien sûr. On me demande de donner une solution et une modification du schéma ci dessus. De plus a t'on la possibilité de modifier la fréquence des horloges, si oui comment svp ?

[luc_1049]

Bonjour

De ce que je vois vous avez un circuit logique assez simple et vous voulez qu'il puisse fonctionner plus vite. Il vous à mon sens savoir quelles sont les limites actuelles, les goulots d'étranglements en quelque sorte.
Il vous faire un chronogramme pour mettre en évidence tout cela !
Vous pourrez voir s'il fonctionne à une cadence plus rapide et le démontrer en prouvant les marges des temps de set up, hold..
Il faut voir les marges min et max et ne pas se contenter du cas typique pour garantir le fonctionnement.
Vous verrez ainsi si par exemple en changeant la fréquence d'échantillonnage si elle n'est pas suffisante actuellement les marges sont suffisantes.
Pensez à raisonner aussi avec une horloge d'échantillonnage sur front inverse pour avoir des marges plus importantes.
Vous pourrez par la suite agir en mettant si besoin une logique plus rapide par endroit.
Pour aller plus loin après recherchez les méthodes de double bascule utilisé dans un fpga pour s'affranchir de la métastabilité.
cdlt

[Clem274]

Justement je n'ai pas d'informations supplémentaire à part ce schéma, on m'a juste donné la consigne que j'ai écrit plus haut mdr. Je suis un peu perdu surtout qu'il faut que je mette la solution sur mon schéma et donc adapter mon circuit pour qu'il traite une donnée 2 fois plus rapidement. Merci pour vos réponses.

[penthode]

quelle est la technologie utilisée ?

il existe des circuits rapides

[Clem274]

Je sais juste que j'ai des portes logiques ET XOR et NAND et des basules D. Donc un registre en sortie (bascule D) qui sauvegarde les données.

[penthode]

ben avec ça......

il existe de la logique non saturée comme l'ECL

https://stringfixer.com/fr/MECL

[penthode]

d'autre part , à l'examen du schéma , je me rends compte que ce circuit n'a
aucune entrée de datas , ni même d'horloge pour les bascules

on se demande à quoi qu'y sert , à part de troll....

[Clem274]

Ce circuit me permet de faire commuter mes bascules plus rapidement c'est ça ? et du coup je traite des données plus rapidement ?

[Clem274]

je pense que dans le schéma je me suis trompé, il n'y a que les entrées des horloges qui sont reliés entre elles, car j'ai un circuit synchrone. Il y a en faite toujours un fil de la bascule D qui permet d'envoyer les datas

[umfred]

pour revenir à ton schéma, comme le dit penthode, on ne voit pas les entrées du système (sur ton schéma, toutes les entrées DATA et CLK des 4 bascules D à gauche sont reliées ensemble), et seule la sortie de la bascule D de droite indique la sortie.
En principe, c'est toi qui applique l'horloge et les données, donc si tu veux traiter les données 2 fois plus rapidement, tu appliques une fréquence d'horloge 2 fois plus rapide (si les circuits le supportent).
Si on ne peut pas agir sur la vitesse de l'horloge, il faut, comme on l'a dit/suggéré, penser à action sur front montant ET sur front descendant ce qui permet de doubler le nombre de données pour une fréquence identique.

[penthode]

y faudrait que Clem explique un peu ce truc en nous donnant

équations logiques
chronogrammes
etc

sinon on va ( sauf moi ) causer dans le vide durant des jours

[Antoane]

Bonjour,

Le schéma #8 montre que les donnés doivent traverser jusqu'à 5 portes (et encore... ca dépend de la manière dont elles sont implémetées) pour aller de l'entrée à la sortie. La fréquence d'horloge doit être suffisament faible pour que les data aient le temps de traverser les 5 portes pendant un cycle.
Le principe du pipelinining, c'est d'ajouter des bascules sur le chemin pour qu'il soit possible d'ajouter des coups d'horloge (et donc augmeter la fréquence de mise à jour de la sortie), sans avoir de problème de race-conditions.

Avec cette méthode, on ne diminue pas le temps de processing de l'information (en fait on va plutôt l'augmenter un peu), mais on peux augmenter la fréquence du sgnal incident, ce qui est la demande de départ : "Nous voulons maintenant que ce circuit traite une information toutes les 50 ns et non pas 100, soit une fréquence qui est doublée".

https://www.allaboutcircuits.com/tec...ining-in-fpga/

[jiherve]

bonjour,
si le circuit est implémenté dans un FPGA 10 ou 20 MHz c'est la première, donc il suffit d'augmenter la fréquence d'horloge des bascules.
JR

[Clem274]

Merci à tous pour vos réponses je commence à comprendre le fonctionnement. Savez vous comment je pourrai représenter sous forme de schéma (dans le miens en #8) les solutions proposées svp ?

[gienas]

... je commence à comprendre le fonctionnement. Savez vous comment je pourrai représenter sous forme de schéma (dans le miens en #8) les solutions proposées svp?

Donc, nous y voilà!

Au #23, maintenant que tu as compris, le dernier pas consiste à faire le schéma, en tenant compte du fait que celui du #8 est un "synoptique", avec des cadres.

Je rappelle que tu n'as pas respecté les règles qui ont cours pour obtenir de l'aide ici, en montrant ton investissement personnel, et en ne faisant pas sous traiter ton exercice.

Pour le cas où tu n'aurais pas bien lu, je reproduis ici les deux alinéas à prendre en compte, dans l'épinglé en tête de rubrique.

Merci aussi aux intervenants de respecter cette règle.

... En conséquent, je vous rappelle que les demandes d'aide sont tolérées, mais uniquement si les gens qui en font montrent qu'ils ont réfléchi un minimum aux problèmes qu'ils postent et arrivent donc avec une question précise et des explications de ce qu'ils ont déjà fait, là où ils bloquent, ce qu'ils ont essayé, ce qui a échoué, etc...



Il est suggéré à ceux qui savent résoudre les exercices de ne pas en poster des corrections complètes, mais de privilégier des indications, rappels de méthode, etc. Ceci permet évidemment de tirer profit au maximum des possibilités du forum : l'accompagnement est en général bien plus profitable à l'auteur du fil qu'un corrigé tout fait.

[Clem274]

Ne vous inquiétez pas, j’y met du miens aussi, sa ne se voit peux être pas sur le forum mais je boss beaucoup le sujet de mon côté. Sa ne me servirai à rien de poser la question et laisser les autres répondre.
Cordialement.

[Clem274]

Bonjour à tous,
j'aimerai savoir ce que représente la latence dans un circuit électronique et en quoi elle est liée à la notion de pipeline ? J'ai pu voir dans mes recherches que la latence représente le temps que met le circuit pour traiter une donnée ? Est ce bien cela ? J'arrive pas trop à faire le lien avec la notion de pipeline. Merci à vous

[jiherve]

Bonsoir,
la latence est bien le temps mit pour traiter une donnée, avec un pipeline c'est directement le nombre de coups d'horloge donc d'etages qui lui sont nécessaires; Mais la latence n'est pas l'apanage des machines pipelinées ainsi le temps d’accès d'une mémoire est aussi une latence.
L'avantage du pipeline c'est que hormis cette latence on sort un nouveau résultat tous les coups d'horloge, bien sur il faut que le traitement s'y prête, c'est par exemple l'un des avantages des FIR sur les IIR, l’inconvénient c'est que c'est souvent plus gourmand en ressources.
Tous les processeurs sont pipelinés avec pour certains des astuces pour pouvoir bypasser une partie du pipeline dans certains cas
JR

[Clem274]

Merci pour votre réponse c'est beaucoup plus claire maintenant !