Salut,
J’ai implémenté une chaîne en bande de base en VHDL avec une fréquence de 1 MHz et j’ai sur-échantillonné mon signal avant le filtrage numérique avec une fréquence de 8 MHz. Et après au niveau du filtrage (Half sine donc pour 1 logique en entrée je représente un demi-sinus positif et pour 0 logique à l’entrée je représente un demi-sinus négatif) avec 8 coefficients (sur 10 bits) normalisés donc les valeurs sont signées entre 32 et -32 (donc 0 12 23 30 32 30 23 12 pour demi-sinus positif et 0 -12 -23 -30 -32 -30 -23 -12 pour demi-sinus négatif).
En fait, j’ai besoin de l’aide pour adapter les coefficients du filtre numérique décrit en VHDL parce que je travaille avec un convertisseur numérique analogique (vitesse de 125 MSPS en maximum) unipolaire de 10 bits (les valeurs doivent être non signées entre 0 et 1023 avec 511 comme origine) sachant que j’injecte dans le convertisseur une vitesse de 8 MSPS à partir de FPGA.
Voir ce lien pour le convertisseur : http://comblock.com/com2001.html
J’ai essayé à décrire deux Look up table pour deux demi-sinus avec les valeurs non signées suivantes : 511, 639, 767, 895, 1023, 895, 767, 639 pour demi-sinus positif et 511, 383, 255, 127, 0, 127, 255, 383 pour demi-sinus négatif. Lorsque j’ai visualisé la sortie analogique du convertisseur sur l’oscilloscope j’ai eu mon signal que je dois trouver sauf que la forme est triangulaire. Je veux savoir ce problème est du à quoi ?
Consultez les deux imprimes d’écran de l’oscilloscope ci-joints.
Et merci d’avance
Isamel
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