Isolation signal d'échantillonnage/signal reçu CAN

[invitee2f08ec4]

Bonjour à tous,

Je suis en train de construire un circuit mesurant des signaux reçus par un piezzo (8MHz). Ceux-ci sont destinés à etre traités par un FPGA à la suite. (Échantillonnage à 80 MHz)

Niveau amplification tout va bien... jusqu'au moment où je branche le signal d'échantillonnage sur le CAN (AD9057)..
En effet des que je branche le cable qui envoie le signal a 80MHz de la sortie du FPGA vers le CAN pour dire qu'il faut echantillonner, tout le circuit recepteur se met à osciller et mon signal est ininterpétable...
(J'ai 500mV p-p d'un brouhaha à la sortie du montage recepteur là où l'instant d'avant j'avais un magnifique signal...)

Est-ce un problème courant ? Sauriez vous comment résoudre ca ?

Etant en déplacement je ne puis poster un schéma de suite mais je le fais dès ce soir, avec les oscillogrammes pour montrer un peu ! (Le premier etage du récepteur est un convertisseur courant tension assez instable il faut préciser)

Merci d'avance pour vos idées !!!
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[jiherve]

bpnjour,
là tout depend du routage, de plans d'alimentation correct etc etc , il y a souvent un hiatus entre schéma et réalisation.

En effet des que je branche le cable qui envoie le signal a 80MHz de la sortie du FPGA

çà c'est tres perturbant à tous points de vue!
JR

[bobflux]

Il va falloir regarder le schéma, le layout et voir le montage en photo, en effet.

Ce signal à 80MHz c'est une horloge ? Quel type de câble ?

[invitee2f08ec4]

Bonjour,

Merci pour votre réponse !
Je vais me replonger sur l'alim et tout reverifier à nouveau et revenir si je trouve un indice !

Juste, pouvez vous preciser en quelques mots en quoi est-ce perturbant de commander directement l'ADC avec le FPGA ? Il faut un circuit pour adapter entre ?

(Désolé si ce sont des evidences pour vous, étant de medecine il y a des choses basiques que je ne soupçonne même pas !

Merci encore en tout cas !

Edit : le signal a 80MHz est en effet une horloge, ca vient d'une des PLL du fpga , et d'ailleurs quelque soit cette fréquence (j'ai essayé à 8MHz) meme soucis..
Je vais essayer de trouver un cable blindé !

[A voir en vidéo sur Futura]

[jiherve]

Bonsoir,
on peut parfaitement utiliser la sortie d'un FPGA pour fournir l'horloge du CAN mais l'usage du terme câble semble indiquer que les deux composants ne se trouvent pas sur la même carte ce qui laisse augurer de très mauvaises conditions de liaison électrique *. J'espere à tout le moins que les deux ensembles sont équipotentiels c'est à dire qu'ils partagent une masse commune.
Un FPGA ne peut généralement pas piloter une liaison effectuée au moyen d'un coaxial adapté sa sortance est insuffisante.
* j'imagine aussi assez mal que l'on puisse rapatrier les 8 bits de sortie du CAN par voie "aerienne", en clair si FPGA et CAN ne sont pas sur la même carte ou sur cartes mere/fille conçues correctement dans les règles de l'art c'est voué à un échec quasi certain.
Encore une fois une petite photo du malade aiderait!
JR

[bobflux]

> l'usage du terme câble semble indiquer que les deux composants ne se trouvent pas sur la même carte ce qui laisse augurer de très mauvaises conditions de liaison électrique

En effet, c'est ce qui m'a fait tiquer aussi !

> Je vais essayer de trouver un cable blindé !

Si tu envoies du 80MHz dans un câble non blindé sans te poser de questions, sans vouloir t'offenser je vais devoir supposer que tu as besoin d'un petit cours express en intégrité du signal

Donc, il va nous falloir la photo en plus du schéma. En fait, je dis la même chose que jherve!

[invitee2f08ec4]

Rebonsoir,

Alors merci pour toutes vos réponses ! J'ai revérifié les câblages tout semble ok par rapport au schéma que voici ...

20180816_013003.jpg

En un mot, je reçois un signal d'un cristal piezzo à 8MHz dans un AOP alimenté en +5V / 0V, en montage convertisseur courant/tension... le signal est ensuite filtré (j'ai pas détaillé les étapes mais c'est tout idem +5V/0V) et ça va dans l'ADC.
Niveau réception, n'étant encore une fois pas du tout ingénieur en électronique, j'imagine que ça vous fait bondir .. cependant ça a plutôt l'air de bien marcher vu que voilà un signal à la sortie de l'oscillo ... ... avant qu'on branche l'ADC ^^

Screenshot_20180816-014217_Video Player.jpg

Le problème c'est que dès que je branche l'ADC ... ça se transforme en ça :

20180816_011941.jpg (on voit tout de suite que y'a comme un soucis )


Et ce qui est intéressant ... c'est que si je débranche le lien entre le BiasOut (qui apporte une tension de référence à 2.5V à l'entrée de l'ADC) et justement le Signal_In de l'ADC .. (en gros l'ADC ne reçoit que mon signal à travers le condensateur mais y'a pas d'offset), là ça arrête le bruit horrible...
Malheureusement vu que l'ADC n'échantillonne qu'entre 2.5 et 3.5V ça marche pas du coup vu que y'a pas l'offset justement ...


et voici une photo expliquée ...

20180816_011607.jpg


J'ai essayé de coupler en DC selon le schéma de la datasheet de l'AD9057 (p. 7 si jamais) mais ça n'a rien changé, toujours le même problème ...

(Nb pour les essais je suis passé sur du 8MHz histoire de moins m'embêter... mais ils échantillonne en tout cas c'est certain : je l'ai testé séparé du reste du montage avec un générateur de tensions entre 2 et 3V en entrée, en lui demandant d'allumer les LEDs de la carte du FPGA selon la valeur codée sur 8 bits, il marchait TB ! )

Voilà voilà ...

Et merci d'avance pour la lecture j'espère avoir apporté des éléments utiles !

[invitee2f08ec4]

(Et Nota Bene : Oui, je vais faire un circuit imprimé de tout ça !
Ça ne me plaît pas non plus tous ces câbles simples avec des signaux dans le MégaHertz qui se baladent... mais je voulais être certain que tout fonctionne au moins à minima avant... Mais si vous me dites que c'est simplement ça qui cause le soucis, je vais le faire de suite !)

[jiherve]

bonjour,
sur une breadboard il ne faut pas espérer dépasser qqs Mhz et avec les longueurs de fils en plus (qui se comportent comme des inductances)cela ne pourra pas fonctionner correctement.
Cela irait déjà mieux avec une plaquette vero (plaque à bandes).
JR

[invite02ac3c87]

Salut t94 !

Je n'ai pas encore regardé le schéma dans l'ensemble et de toute manière, mon niveau d'expertise est relativement limité.

M'enfin, une première chose me fait "tilter", pour reprendre l'expression consacrée : Pourquoi faire compliquer quand on peut faire simple ??

Avec une FPGA, tu peux directement créer un CAN numérique de type Sigma Delta, et t'affranchir de différents problèmes que posent ton ADC.

C'est faisable avec un simple fichier VHDL (50 lignes de code), et ton signal de clock se baladera en interne, si j'ose dire, tu n'auras pas à te poser la question, épineuse, des temps de propagations. Car même sur PCB, une piste de cuivre peut reproduire le fonctionnement indésirable des fils. La piste pouvant elle aussi se comporter comme une inductance.

C'est surtout le fait que tu as une super belle bête, une FPGA et tu ne t'en servirai que pour générer une clock de 80 MHz ??

Précision faite, concernant ton problème,

As tu essayé de faire un lien entre le BiasOut de ton ADC et une source "propre" de 2.5 V pour l'offset ? Ie, ne pas utiliser le 2.5V de l'ADC qui peut être douteux mais un 2.5V que tu maitrises.

Aussi, je te déconseille d'échantillonner à moins de 16 MHz un signal de 8 MHz, le théorème de Shannon t'évoquera surement certains souvenirs

-A, Gri Pale

[jiherve]

Re

Avec une FPGA, tu peux directement créer un CAN numérique de type Sigma Delta, et t'affranchir de différents problèmes que posent ton ADC.

Je demande à voir pour Fin = 8MHz et 8 bits !
Cette technique fonctionne assez bien si l'on n'est pas trop regardant sur la précision réelle et que l'on manipule du continu ou de la BF, elle est utilisée pour le P8X32 :https://www.parallax.com/sites/defau...taADC-v1.0.pdf.
La conversion est très bruyante, sans protection CEM placée autour du µC/FPGA on n'entend plus la FM dans un rayon de qqs mètres avec une conversion pilotée par du 80Mhz,çà c'est du vécu!
Et sans dispositif de calibration dynamique ce que l'on mesure c'est l'age du capitaine!

JR

[invitee2f08ec4]

Merci pour vos réponses !

Jiherve : - Je suis en train de mettre ca sur carte à bande en ce moment même ! Je reviens ici si avec les câbles coaxiaux et le montage soudé le problème persiste ! (mais des différents essais que j'ai fait je pense que ca devrait le corriger au moins partiellement... En effet selon si je touche les cables ou pas ca diminue les bruits donc bon...)


Gri Pale : - La partie FPGA ne fait heureusement pas qu'émettre un signal d'horloge à 80MHz.. , il fait aussi tout le traitement des signaux arrivant des ADC justement (tout ca c'est bon d'après ModelSim), il a même un petit coeur Nios II et tout dedans..., enfin voilà il est bien exploité lui ne t'inquiète pas !! ( Mais magnifique bestiole en effet :') ! )
- Je ne connaissais pas les échantillonneurs Sigma Delta mais vais m'y consacrer de ce pas ... ! Mais en effet s'il est possible d'échantillonner des signaux directement sur la carte c'est complètement jackpot ! Je vais me renseigner là dessus, je vous tiens au courant si j'arrive à quelque chose !
- Concernant le Bias-Out oui c'est bien ça.. Et j'ai tout essayé niveau branchements avant de venir ici, j'ai une alim de labo je lui ai demandée de me faire une belle référence à 2.5V etc... rien à faire ... en fait dès que l'ADC voit autre chose qu'une capacité de liaison à son entrée le bruit indésirable survient ! (Et fait curieux aussi, si je débranche les 8 cables qui envoient le signal au FPGA ca s'arrête, mais on verra avec la plaque à bandes terminées !)

[jiherve]

Re
fais d'abord une recherche avec "sigma delta adc" il y a plein de docs.
Mais encore une fois cette technique, qui domine la BF, est inadaptée aux signaux de plusieurs Mhz, chez Texas les meilleurs plafonnent à 5 MSP/S donc environ 2,5Mhz en entrée.
Et pour ton horloge utilise une paire torsadée(fil à wrapper ou G30) avec une resistance d'une centaine d'ohm en serie avec la sortie du FPGA.
JR

[invitee2f08ec4]

Re !

Problème résolu j'ai fait le montage sur plaque avec bandes le bruit a été reduit au moins de moitié ... !
Aussi mettre des resistances entre les sorties 8bits de l'ADC les entrées du FPGA a reduit aussi le bruit...

Je vais encore essayer d'optimiser tout ca !

Merci encore pour vos précieux conseils !