Circuit VHDL

[Momo54500]

Bonjour à tous,

je viens vers vus car j'ai un petit problème.
Je dois modéliser le circuit suivant sur VHDL :

Capture.PNG

Cependant voilà quand je compile et que je regarde dans le "RTL viewer" il n' y pas deux registres mais un seul.

Voilà le code

Library ieee;
USE ieee.std_logic_1164.all;
Entity exemple is 
port(	A, B, C, D, clk, R : in std_logic;
		S: out std_logic
		);	
end exemple;

Architecture MyExemple of exemple is
Signal Q0, Q1 : std_logic;
Signal T : std_logic;

begin 
	T <= (A and B) or (C or D);
	process(Clk, R)
		begin
			if(R = '1') then
				Q0 <= '0';
				Q1 <= '0';
			elsif(rising_edge(clk)) then
				Q0 <= T;
				Q1 <= Q0;
			end if;
	end process; 
			S <= Q0 nand Q1;
		

end MyExemple;

Voilà le RTL :

Capture1.PNG

Merci à vous
-----

[umfred]

j'aurai peut-être inversé les lignes Q0 <=T; et Q1 <=Q0;

[Momo54500]

Bonjour même en inversant j'ai toujours une seule bascule.

[jiherve]

bonsoir
l'ordre importe peu sur les signaux, pour les variables il importe.
en fait il me semble qu'il y a deux bascules car dans le RTL on lit Q[1..0]
quel est le logiciel?
JR

[A voir en vidéo sur Futura]

[Momo54500]

Bonjour je l'ai lu aussi.
Il s'agit de quartus.

[jiherve]

bonsoir,
j'ai beaucoup utilisé (débugué au passage) Quartus mais j'avoue que le RTL viewer n’était pas vraiment mon sujet vu la complexité de mes design.
Le mieux est de faire une simulation (Modelsim) et d'analyser le résultat.
ou de rajouter de la logique bidon entre les deux bascules par exemple Q1 <= Q0 and A pour voir ce que donne le viewer dans ce cas
JR

[Momo54500]

Oui je vais faire ça en effet, j'y ai pensé aussi à simuler.